Micron écarte le 4F2 : la 6F2 reste, la 3D arrive

Micron a fait tourner sa carte mémoire. La société a indiqué que la cellule 4F2 n'entrerait pas au plan malgré vingt ans de travaux. L'annonce est venue lors d'une session technique le 21 octobre 2026, par Scott DeBoer, chargé des produits et de la technologie. Le motif est simple : la densité suit le pas des condensateurs plutôt que le seul dessin, tandis que le 4F2 ajoute des étapes et des coûts. Le compte rendu TrendForce écrit que la maison prolongera la structure 6F2 puis ira vers la mémoire 3D. C'est un choix patient côté matériel plutôt qu'une rupture.

Pourquoi le pas des condensateurs décide

Imaginez la cellule comme un petit bol. Même avec un bol plus étroit, si la cuillère garde la même taille, l'étagère n'accueille pas plus de bols. En DRAM, la cuillère est le condensateur qui garde la charge. Passer d'un dessin 6F2 à un dessin 4F2 gagne de la surface sur le papier, mais des condensateurs trop proches accroissent les fuites et la peine d'usine. La note sur bits-chips.com confirme ce point : la complexité ajoutée efface le gain de densité. Micron garde donc le même bol et le range mieux sur plusieurs générations. Cela colle à un style matériel sobre en étapes.

Le nœud actuel tourne déjà en volume. Le nœud mémoire 1-gamma porte plus de la moitié des bits livrés et nourrit les mémoires pour serveurs et appareils mobiles. Il emploie une gravure à l'ultraviolet extrême et un nouveau matériau de grille, qui relèvent le rendement à surface égale. La page Micron sur micron.com le décrit comme un nœud de sixième génération à 10 nanomètres, et l'avis aux investisseurs confirme la date de la session. La feuille de route repose donc sur une génération qui travaille déjà. Côté appareils, cela signifie que l'offre proche viendra de ce nœud.

Objectifs 1-delta et DDR6

La prochaine étape se nomme 1-delta. Ce nœud mémoire devrait atteindre le volume au second semestre 2027 avec un gain de densité au milieu de la vingtaine en pour cent. Le site cité est Boise. La mémoire serveur DDR6 s'en nourrira et visera le double du débit de DDR5. LPDDR6 visera environ 35 pour cent de meilleure efficacité en énergie, avec des gains plus larges à certaines densités. Le résumé Wccftech reprend ces chiffres depuis la session. Dites-le par image : avec un tuyau deux fois plus large, une baie serveur déplace deux fois plus de données dans le même temps. C'est la promesse matérielle la plus nette du dossier.

Il existe aussi une voie verticale. HBM4 tourne déjà en volume autour de 2,8 To par pile. Les travaux continuent sur HBM5 et la mémoire empilée à la verticale. Dans ce dessin, la mémoire coiffe directement la puce de calcul, le chemin se raccourcit et le débit par watt grimpe. Le papier TweakTown présente ce montage comme un favori nouveau des baies et nomme la chaleur comme un risque ouvert. Des couches superposées gardent la tiédeur, donc le refroidissement et la jonction hybride font partie du chantier. Quand la mémoire emménage dans le même immeuble que le calcul, l'ascenseur se raccourcit mais la ventilation se repense.

Les nœuds suivants sont déjà esquissés. Le nœud 1-epsilon usera la jonction de plaquettes pour la densité, tandis que 1-zeta et 1-eta testeront une gravure à forte ouverture et des matériaux neufs. La mémoire 3D se place entre zeta et eta sur le schéma, avec un travail mené à côté de la mémoire plane. Le calendrier dépendra du coût, de la peine d'usine et de la demande des appareils. L'avis aux investisseurs dit que la session a ouvert cette vue longue pour la première fois. La maison mise donc sur des gains petits mais cumulés plutôt que sur un seul saut. C'est un travail de fond côté puce.

Pourquoi CXMT prend une autre route

Le fabricant chinois CXMT prend le pari inverse. Lors d'une réunion à Shanghai le 10 octobre, il a promis un module serveur DDR5 en 4F2 avant la fin de l'année. La pièce est une barrette enregistrée pour baies de serveurs. Le relevé TomsHardware écrit que le transistor vertical entoure et réduit la surface d'environ un tiers sur le papier, sans chiffres de vitesse ni de capacité. Il y a donc une promesse sans chiffres. Le contraste compte, car Micron range comme coûteuse la voie que CXMT porte au produit. Deux cuisines matérielles testeront un plat proche avec des recettes différentes.

Le côté NAND a aussi une date ferme. Le nœud flash G11 devrait monter au second semestre 2027 avec plus de 400 couches et une jonction de plaquette sur plaquette. L'objectif est le double de la densité de G9, environ une fois et demie la vitesse d'entrée et sortie, et une énergie de déplacement plus basse. Le relevé TrendForce reprend ces chiffres depuis la session, et le papier TweakTown donne la même fourchette. Les puces de stockage des téléphones et des ordinateurs s'en nourriront. Si la DRAM porte le travail en cours, NAND garde la mémoire, et les deux ouvrent la voie côté appareils.

Sur l'ensemble, trois points restent à suivre. D'abord la promesse 1-delta : le volume et le milieu de la vingtaine au second semestre 2027. Ensuite, la jonction et la chaleur pour la mémoire verticale. Enfin, la promesse de fin d'année de CXMT et sa première pièce serveur en 4F2. DDR6 n'a pas de date ferme et la mémoire 3D porte une condition de coût. Mieux vaut donc lire cette nouvelle comme une porte au milieu plutôt qu'une fin. Côté mémoire, le calendrier et le prix de rayon désigneront le vainqueur, pas les diapositives.