Poussée mémoire dense de la Chine : la DRAM G5 de CXMT en production

La poussée mémoire de la Chine a atteint l'usine en septembre. Selon Reuters, CXMT a annoncé le 20 septembre 2026 que sa plateforme DRAM de cinquième génération entrait en production de masse, avec le communiqué officiel publié sur le site Cxmt. La vidéo d'Eastern Engine sur les mémoires plus denses part de là : comment des cellules plus serrées secouent le marché mondial.

Au coeur de l'avancée se trouve le quadruple motif auto-aligné . Selon TrendForce, la méthode réduit le demi-pas de zone active à 11,95 nanomètres, soit un pas complet proche de 23,9 nanomètres. La société ajoute qu'un procédé grille métal high-k réglé pour la DRAM ramène la hauteur du réseau central à 6 762 nanomètres et que de nouveaux matériaux permettent des condensateurs profonds proches d'un rapport 45 pour 1.

L'annonce volume fait le titre : au moins cinquante pour cent de puces brutes par wafer en plus. Tirer une fois et demie plus de puces du même wafer réduit le coût par bit et améliore l'efficacité énergétique. Dans la lecture de l'animateur, ce bond de densité signifie plus de mémoire mobile avec moins de wafers, et ce multiplicateur oriente la guerre des prix des mémoires banalisées.

Comment fonctionne le bond de densité

Les premières pièces produites en masse visent le mobile : des dies LPDDR5X de 24 Gb . Selon TrendForce, les deux puces montrées à la Convention mondiale de la fabrication 2026 à Hefei offrent cinquante pour cent de capacité en plus par die. Déclinées en boîtiers 496 et 245 billes pour smartphones, elles seraient déjà en production de masse.

Le tableau desktop s'est formé plus tôt. Selon TechPowerUp, Gloway et KingBank ont commencé à monter des dies DDR5 de 24 Gb fabriqués par CXMT dans des kits grand public, soit 48 Go sur deux modules. Le kit Gloway réglé pour AMD à 6 000 MT/s en CL36 fonctionne à 1,2 volt, tandis que les dies 16 Gb confirmés plus tôt montaient à 8 000 MT/s sur 67 millimètres carrés et 0,239 Gb par millimètre carré. La trajectoire se lit dans la surface réduite des cellules. Les cellules G4 étaient environ vingt pour cent plus petites que les G3, et après le passage de 23 nanomètres vers la classe 18 nanomètres, la G5 prolonge la courbe par quadruple exposition. Le présentateur y voit une nouvelle manche d'économies d'échelle : plus de couches et des condensateurs plus profonds pour extraire davantage de bits du même silicium.

Pourquoi maintenant et ce que cela signifie

Le financement amplifie l'histoire. Selon Apnews, CXMT s'est introduit à Shanghai en juillet après une levée de 8,6 milliards de dollars, avec un bond de plus de 500 pour cent le premier jour. Une valorisation proche de 539 milliards de dollars en a fait la société cotée la plus chère de Chine, une manne lue comme carburant pour de nouvelles usines.

Côté marché, la substitution domestique accélère. Selon les données Counterpointresearch, la société frappe à la porte du club des trois grands Samsung, SK Hynix et Micron, tandis que les assembleurs chinois montent en cadence. Des marques comme Gloway passant de l'import au die local rendent concret l'objectif d'autosuffisance de Pékin dans la chaîne d'approvisionnement.

La couche géopolitique se cache dans la lithographie. Avec un accès restreint aux outils extrême-ultraviolet, le fabricant chinois avance sur le parc ultraviolet profond installé, par expositions multiples. Des dépôts de brevets liés à Huawei et SMIC autour de techniques voisines étaient évoqués en 2024. Cette voie exige plus d'étapes et un contrôle resserré des dépôts et gravures ; de petits écarts peuvent s'accumuler en irrégularités de pas, d'où l'importance du passage au volume.

Limites et lecture prudente

Une lecture prudente resserre les chiffres. Selon l'analyse Tomshardware, les 11,95 nanomètres désignent un demi-pas de zone active, pas un noeud classique, et toute équivalence directe de noeud induit en erreur. Et si le rapport 45 pour 1 impressionne, l'indication de SK Hynix selon laquelle il faudra dépasser 100 pour 1 sous les dimensions critiques de 10 nanomètres montre le chemin restant.

La grande inconnue reste le rendement. La société annonce des gains de puces brutes sans publier ni rendement ni nombre de puces bonnes connues. Sans rendement, impossible de calculer le vrai coût par bit, et la densité seule n'établit aucune parité sans données de puissance, de transistors et de défauts. Le narrateur garde cette frontière nette : une avancée majeure, mais parler de parité va vite.

Au net, la concurrence par le coût et la puissance s'intensifie dans la mémoire banalisée. Des dies locaux de 24 Gb diffusés dans les téléphones chinois, des kits desktop de 48 Go moins chers et une pression sur le coût par bit vers les serveurs appartiennent à la même chaîne. Pour les acheteurs, une mémoire plus fraîche et moins chère ; pour les producteurs, une nouvelle manche de guerre des prix.