La IA devora energía: la apuesta de UnifiedBus por mover menos y calcular más

La factura eléctrica de la inteligencia artificial impresiona: en el escenario base, la demanda de los centros de datos rondaría los 945 TWh en 2030 , cerca del 3 % del consumo mundial, con un crecimiento anual cercano al 15 %. Lo más sorprendente es que alrededor del 80 % de la energía de un cálculo se iría en mover datos, no en la operación en sí. Dicho de otro modo, los chips pasan más tiempo esperando y transportando que pensando, y ese desperdicio silencioso dispara los costes.

Mientras tanto, los modelos se vuelven gigantescos: desde 5 billones de parámetros, la trayectoria apunta a 10 000-40 000 billones , repartidos entre decenas de miles de aceleradores. Pero un chip sigue limitado por su retícula de fabricación , el tamaño máximo que impone la litografía, y por la memoria RAM cercana disponible junto al cómputo. Ya no cabe un modelo entero en un solo chip, y cada fragmento debe conversar sin pausa con los demás, lo que multiplica los intercambios.

Para explicar el atasco, el relato vuelve a los orígenes con el protocolo TCP/IP , el lenguaje común que permitió comunicar máquinas distintas en Internet. Los clústeres de IA empezaron con esa misma lógica: redes generalistas, flexibles y baratas, pero poco optimizadas para el tráfico masivo y sincronizado del entrenamiento. Cuando miles de chips deben intercambiar gradientes al mismo instante, las colas, las retransmisiones y la latencia convierten aquella flexibilidad histórica en una desventaja medible.

Del protocolo de red al muro del cómputo

Nvidia respondió con NVLink , una interconexión propietaria muy veloz: la sexta generación alcanzaría 3,6 TB/s por GPU, mientras el enlace C2C del NVL72 rondaría 1,8 TB/s, unas siete veces PCIe Gen6. El salto de Hopper a Blackwell habría multiplicado por 50 los tokens por vatio. Pero ese rendimiento tiene precio: un ecosistema cerrado y carísimo, lo que el relato llama el acantilado del cómputo , ese punto donde añadir chips casi no aporta porque la red se satura.

Aquí entra en escena la arquitectura UnifiedBus de Huawei, impulsada por el módulo LinkBlade . Una precisión útil: el nombre Pirium mencionado en la conversación corresponde oficialmente a UnifiedBus. La idea unifica los tráficos internos en una sola trama rápida y retira unos 196 kilómetros de cable de cobre en un SuperPod de 4 096 NPU. Menos cables significan menos conectores, menos fallos y menos energía perdida, con una red más simple de operar a gran escala.

La segunda palanca es la memoria distante , que permite a un chip tomar prestada directamente la memoria de un equipo vecino. El acceso tomaría unos 100 nanosegundos , unas 500 veces más que un registro local, pero infinitamente menos que un viaje al almacenamiento lento. Para modelos inmensos, ese compromiso lo cambia todo: en vez de duplicar terabytes por todas partes, los aceleradores comparten un espacio común, lo que reduce copias, suaviza picos y mantiene el cálculo siempre alimentado.

Memoria, cobre y luz: la apuesta UnifiedBus

Queda el cuello del maestro , ese punto central que reparte el trabajo y espera a que todos terminen antes de seguir. En la inferencia moderna, la caché KV agrava el fenómeno: cada token generado conserva sus claves y valores, y esa memoria conversacional debe acompañar la petición por todo el sistema. Si el coordinador centraliza demasiadas decisiones, los aceleradores quedan ociosos mientras los datos viajan, y el rendimiento global se hunde aunque cada chip sea excelente.

La física también impone límites: el cobre solo lleva bien la señal en torno a un metro , más allá las pérdidas y el calor se disparan. De ahí el salto a la óptica entre bastidores , con módulos enchufables y luego coempaquetados: la tecnología NPO y después CPO acerca la conversión óptica a pocos milímetros del chip. El Atlas 960E ilustra el avance con 4 096 NPU, 8 EFLOPS en FP8 y 16 EFLOPS en FP4, solo 5 500 módulos Hi-ONE frente a 48 000 módulos 800G, y más de 550 kW ahorrados.

Para medir la eficiencia real, el relato recurre al MFU , el cociente entre rendimiento útil y pico teórico, popularizado en torno a PaLM en 2022. Un MFU del 40-60 % ya se considera bueno, mientras muchos clústeres rondarían el 30 %. Las pruebas destacadas prometen tres ganancias combinadas: transferencias más cortas, esperas menores y chips mejor alimentados con datos. Juntos, esos efectos elevarían notablemente la utilización sin cambiar la litografía de los procesadores.

Finalmente, Huawei muestra su hoja de ruta: el Atlas 950 adoptaría UnifiedBus 2.0 en el último trimestre, mientras el 960E sigue sin fecha firme y el Ascend 960 apuntaría a 2027. Como dato notable, la licencia sería abierta, con 30 000 descargas en 26 países, y un objetivo de un error por cada 100 millones de bits frente a uno por cada 100 000 antes. De fondo, la ley de Logic Folding y Tau , presentada en ISCAS 2026, esboza chips apilados donde lógica y memoria se acercan de forma duradera.